L'architecture Nehalem dans le détail

Jusqu'à 16 c?"urs logiques : les puces Nehalem pourront avoir 2, 4 ou 8 c?"urs capables de gérer simultanément deux flux d'instructions (multithreading), ce qui doublera le nombre de c?"urs logiques gérés par le système d'exploitation.
Des liens internes ultrarapides : similaire au bus HyperTransport d'AMD, le bus QuickPath Interconnect reliera plusieurs c?"urs entre eux à très haut débit (jusqu'à 26 Go/s).
Un contrôleur mémoire DDR3 intégré : chaque puce Nehalem contiendra un contrôleur mémoire qui donnera trois accès simultanés à de la mémoire vive DDR3 (Double Data Rate 3) ultrarapide (à 800, 1066 et 1333 MHz).
Une mémoire cache mieux partagée : plus petite, la mémoire cache sera répartie sur trois niveaux contre deux actuellement. Chaque c?"ur disposera de ses propres caches de niveau 1 (2 x 32 Ko) et 2 (256 Ko). Tous les c?"urs se partageront par ailleurs un cache de niveau 3 de 8 Mo.
Des micro-instructions mieux parallélisées : la traduction des instructions x86 en micro-instructions a été optimisée. Selon Intel, en moyenne, 33 % de traitements s'effectueront en plus pour chaque cycle d'horloge.
Une finesse de gravure de 45, puis 32 nm : toutes les puces Nehalem seront gravées en 45 nm. L'architecture fera l'objet d'une mise à jour en 2009 (nom de code Westmere) lors du passage au 32 nm.